반도체 미세화가 계속되면서 트랜지스터의 성능을 결정하는 경쟁도 단순한 선폭 축소에서 채널 소재와 소자 구조의 혁신으로 이동하고 있다. 게이트 길이가 짧아질수록 기존 실리콘 채널에서는 단채널 효과, 누설전류 증가, 이동도 저하, 공정 변동성 같은 문제가 더욱 뚜렷해진다.
이러한 한계를 극복할 후보 가운데 하나가 이황화몰리브덴(MoS₂)이다. MoS₂는 전이금속 칼코게나이드 계열의 이차원 반도체로, 단층 두께가 약 0.65~0.7nm에 불과하다. 원자층 수준으로 얇으면서도 반도체에 필요한 밴드갭을 가지고 있어 초미세 트랜지스터의 채널 소재로 연구되고 있다.
최근에는 수십 마이크로미터 크기의 박리 시편을 이용한 개별 소자 연구를 넘어 8인치 웨이퍼급 MoS₂ 박막, 고유전율 절연막, 논리회로 및 300mm 공정 통합 기술까지 등장하고 있다.
그러나 8인치 웨이퍼 제작에 성공했다는 사실이 곧바로 실리콘 대체나 상용화를 의미하지는 않는다. 단층 균일도, 결정립계, 접촉저항, 게이트 절연막 계면, 장기 신뢰성 및 CMOS 공정 호환성 등 해결해야 할 과제가 여전히 많다.
왜 MoS₂가 차세대 채널 소재로 주목받는가?
실리콘 채널을 매우 얇게 만들면 표면 산란과 양자 구속 효과가 커지고 전하 이동 특성이 저하될 수 있다. 반면 MoS₂는 소재 자체가 원자층 구조이므로 채널 두께를 줄이기 위해 별도의 극박화 공정이 필요하지 않다.
MoS₂의 주요 장점은 다음과 같다.
- 원자층 두께에서도 구조적으로 안정된 채널 형성
- 실리콘보다 우수한 단채널 효과 억제 가능성
- 낮은 오프 전류를 이용한 저전력 소자 구현
- 평탄한 반데르발스 표면을 이용한 이종 소재 적층
- 저온 공정을 활용한 단일 칩 삼차원 집적 가능성
- 실리콘 웨이퍼 위에 추가 기능층을 적층할 수 있는 잠재력
단층 MoS₂는 약 1.8eV 수준의 직접 밴드갭을 갖는다. 밴드갭이 없는 그래핀과 달리 트랜지스터를 껐을 때 전류를 충분히 차단할 수 있어 논리소자용 채널로 활용하기에 유리하다.
| 비교 항목 | 단층 MoS₂ | 실리콘 |
|---|---|---|
| 채널 두께 | 약 0.65~0.7nm | 원자층까지 얇게 만들기 어려움 |
| 밴드갭 | 단층에서 약 1.8eV | 상온에서 약 1.12eV |
| 표면 특성 | 이상적인 결정에서는 댕글링 본드가 적음 | 계면 산화막과 결함 관리 기술이 성숙함 |
| 단채널 제어 | 원자층 두께로 인해 유리 | 미세화될수록 제어가 어려워짐 |
| 제조 생태계 | 연구 및 초기 통합 단계 | 대량생산 기반이 매우 성숙함 |
| 주요 과제 | 균일 성장, 접촉저항, 도핑, 계면 신뢰성 | 미세화 비용, 누설전류, 구조 복잡성 |
8인치 MoS₂ 웨이퍼가 중요한 이유
작은 면적에서 고성능 MoS₂ 트랜지스터를 제작하는 것과 전체 웨이퍼에서 균일한 소자를 만드는 것은 전혀 다른 문제다.
웨이퍼 크기가 커지면 중심과 가장자리 사이의 온도, 전구체 공급량, 가스 흐름 및 반응 속도 차이가 확대된다. 이로 인해 단층과 다층 영역이 혼재하거나 결정립 크기, 결함 밀도, 도핑 농도 및 전기적 특성이 위치에 따라 달라질 수 있다.
2026년 발표된 연구에서는 8인치 웨이퍼 규모에서 1.3nm 두께의 HfO₂ 고유전율 절연막과 단층 MoS₂를 결합한 트랜지스터 및 논리회로가 구현됐다. 연구진은 약 2.5Å의 등가산화막두께와 저전압 논리회로 동작을 보고했으며, 인버터와 여러 논리게이트뿐 아니라 5단 링 발진기도 제작했다.
이는 8인치 MoS₂가 단순히 넓은 면적으로 성장했다는 의미를 넘어, 게이트 절연막과 회로 제작 공정을 함께 적용할 수 있음을 보여준 사례다. 다만 연구용 시제품의 성공과 반도체 양산라인에서 요구되는 수율, 신뢰성 및 공정 반복성 사이에는 여전히 큰 차이가 있다.
한편 2026년 imec, ASML 및 TSMC는 300mm 공정에서 MoS₂ 기반 n형 트랜지스터와 WS₂ 또는 WSe₂ 기반 p형 트랜지스터를 통합하는 공정 경로를 발표했다. 이는 이차원 반도체 연구가 소형 실험 시편에서 200mm와 300mm 제조 환경으로 이동하고 있음을 보여준다.
첫 번째 과제: 단층 균일도와 결정 품질
웨이퍼급 MoS₂에서 가장 먼저 확인해야 할 항목은 단순한 표면 피복률이 아니라 전체 웨이퍼의 단층 균일도다.
MoS₂ 표면이 완전히 덮여 있어도 일부 영역이 이중층이나 다층으로 성장하면 문턱전압, 이동도, 접촉 특성 및 광학 특성이 달라질 수 있다. 결정립계가 많거나 결정 방향이 일정하지 않으면 전하가 이동하는 과정에서 산란이 증가하고 소자 간 편차도 커진다.
주요 품질 항목은 다음과 같다.
| 품질 항목 | 확인 목적 | 대표적인 평가 방법 |
|---|---|---|
| 단층 피복률 | 단층 및 다층 영역의 비율 확인 | 라만 분광, 광발광 분석, 광학 매핑 |
| 두께 균일도 | 중심과 가장자리의 층수 차이 확인 | 원자힘현미경, 타원계측, 라만 매핑 |
| 결정 방향 | 결정 도메인의 정렬 상태 확인 | 투과전자현미경, 저에너지 전자회절, X선 회절 |
| 결정립 크기 | 결정립계에 의한 산란 가능성 평가 | 전자현미경, 편광 광학 분석 |
| 황 공공 결함 | 전하 트랩과 이동도 저하 원인 확인 | X선 광전자분광, 광발광 분석 |
| 표면 거칠기 | 게이트 절연막과 계면 품질 예측 | 원자힘현미경 |
| 금속 오염 | CMOS 공정 오염 위험 평가 | 전반사 X선 형광분석, 이차이온질량분석 |
| 전기적 균일도 | 실제 소자 성능 분포 평가 | 웨이퍼급 트랜지스터 배열 측정 |
라만 분광에서 특정 피크 사이의 간격은 MoS₂ 층수 평가에 유용하지만, 피크 위치는 응력과 도핑 상태의 영향도 받는다. 따라서 라만 결과만으로 품질을 판단하기보다 광발광, 원자힘현미경 및 전기적 측정을 함께 사용하는 것이 바람직하다.
두 번째 과제: 접촉저항
MoS₂ 채널 자체의 이동도가 높더라도 소스와 드레인 전극에서 저항이 크면 트랜지스터 전체 성능은 제한된다. 실제 MoS₂ 소자에서는 채널저항보다 금속과 MoS₂ 사이의 접촉저항이 더 큰 성능 병목이 될 수 있다.
금속 전극을 MoS₂ 표면에 증착하면 쇼트키 장벽과 페르미 준위 고정 현상이 발생할 수 있다. 이 때문에 금속의 일함수만 보고 접촉 소재를 선택해도 예상한 만큼 접촉저항이 낮아지지 않을 수 있다.
현재 연구되는 접촉 구조에는 다음과 같은 방식이 포함된다.
- MoS₂ 표면 위에 형성하는 상부 접촉
- 단층 가장자리와 전극을 연결하는 에지 접촉
- 그래핀이나 반금속을 이용한 반데르발스 접촉
- 국부 도핑을 통한 접촉 영역의 저항 감소
- 금속성 상변환을 이용한 접촉 구조
- 접촉 계면 오염과 손상을 줄이는 저손상 증착
접촉저항을 비교할 때는 단순한 트랜지스터 온전류만 확인해서는 안 된다. 전송선법으로 측정한 폭 정규화 접촉저항, 전달 길이, 시트저항, 접촉 길이, 게이트 전압 및 측정 온도를 함께 확인해야 한다.
측정 조건이 다르면 동일한 단위로 표시된 접촉저항도 직접 비교하기 어렵기 때문에 공급업체나 연구기관에 원본 측정 조건을 요청하는 것이 중요하다.
세 번째 과제: 고유전율 절연막과 MoS₂ 계면
트랜지스터를 미세화하려면 매우 얇은 게이트 절연막으로 채널을 정밀하게 제어해야 한다. HfO₂와 같은 고유전율 소재는 물리적 두께를 어느 정도 유지하면서도 낮은 등가산화막두께를 구현할 수 있어 차세대 게이트 스택에 적합하다.
그러나 MoS₂의 평탄한 표면은 원자층 증착을 위한 반응 지점이 부족하다. 이 때문에 HfO₂가 초기 단계에서 균일하게 핵생성되지 않고 섬 형태로 성장하거나 핀홀과 두께 편차가 발생할 수 있다.
이를 해결하기 위해 다음과 같은 방법이 연구되고 있다.
- 표면 기능화 또는 분자 시드층 적용
- 산화물이나 초박막 금속 시드층 형성
- 플라즈마 및 오존 전처리
- 게이트 절연막을 먼저 형성하는 게이트 우선 공정
- 별도로 성장한 절연막의 반데르발스 적층
- MoS₂ 손상을 줄이는 저온 원자층 증착
표면 처리가 지나치게 강하면 MoS₂ 내부에 황 공공이나 결함이 증가할 수 있다. 반대로 처리가 부족하면 절연막의 연속성과 계면 접착력이 떨어질 수 있다.
따라서 고유전율 절연막은 두께와 유전율뿐 아니라 다음 특성을 함께 평가해야 한다.
- 등가산화막두께
- 누설전류 밀도
- 절연파괴 전계
- 계면 트랩 밀도
- 문턱전압 이동
- 히스테리시스
- 바이어스 온도 안정성
- 시간 의존 절연파괴
- 웨이퍼 내 두께 및 전기적 균일도
네 번째 과제: CMOS 공정 통합
MoS₂는 일반적으로 n형 트랜지스터 구현에 상대적으로 유리하다. 하지만 완전한 CMOS 논리회로를 만들려면 안정적인 p형 채널도 필요하다.
MoS₂ 자체를 안정적으로 p형 도핑하는 것은 쉽지 않다. 따라서 WSe₂나 WS₂ 같은 다른 이차원 소재를 p형 채널로 조합하거나, 접촉과 도핑을 조절해 동일한 소재에서 서로 다른 극성을 구현하는 방식이 연구되고 있다.
양산 공정 통합에서는 채널 성능 외에도 다음 조건이 중요하다.
열 예산
MoS₂가 실리콘 회로 위의 상부층이나 배선 후단에 통합될 경우 기존 금속 배선과 저유전율 절연막을 손상시키지 않는 저온 공정이 필요하다. 목표 열 예산은 적용 공정에 따라 달라지지만 일반적으로 약 400°C 이하의 성장 및 후처리 기술이 요구된다.
전사 공정과 잔류물
사파이어에서 고품질 MoS₂를 성장한 후 실리콘 웨이퍼로 전사하면 성장 품질을 확보하기 쉽지만, 주름, 균열, 기포, 고분자 잔류물 및 위치 오차가 발생할 수 있다.
실리콘이나 절연막 위에 직접 성장하면 전사 문제를 줄일 수 있지만 결정 방향과 균일도를 확보하기가 더 어렵다.
식각과 패터닝
원자층 채널은 플라즈마 식각과 세정 과정에서 쉽게 손상될 수 있다. 식각 잔류물이나 가장자리 결함도 소자 특성에 큰 영향을 줄 수 있으므로 저손상 패터닝과 원자층 수준의 공정 제어가 필요하다.
오염 관리
몰리브덴과 황을 사용하는 공정이 기존 실리콘 생산라인에 미치는 교차오염 위험을 평가해야 한다. 전용 장비 사용 여부, 챔버 세정 방식, 금속 오염 기준 및 웨이퍼 이송 체계도 함께 검토해야 한다.
수율과 장기 신뢰성
연구 단계에서는 가장 성능이 좋은 소자를 중심으로 결과를 제시하는 경우가 많다. 양산 가능성을 판단하려면 전체 웨이퍼의 소자 수율, 문턱전압 분포, 접촉저항 분포, 바이어스 스트레스 및 온도 스트레스 이후의 성능 변화를 확인해야 한다.
MoS₂는 실리콘을 완전히 대체할 수 있을까?
단기적으로 MoS₂가 실리콘을 전면적으로 대체할 가능성은 낮다.
실리콘은 원재료 공급, 단결정 성장, 웨이퍼 가공, 산화막 형성, 이온주입, 식각, 세정, 검사 및 설계도구까지 완성된 제조 생태계를 갖추고 있다. 반면 MoS₂는 웨이퍼급 균일 성장과 소자 통합에서 빠르게 발전하고 있지만 공정 반복성, 접촉저항, p형 소자, 신뢰성 및 비용 측면에서 해결해야 할 문제가 남아 있다.
보다 현실적인 도입 경로는 실리콘을 한 번에 대체하는 것이 아니라, 실리콘이 불리한 특정 영역부터 MoS₂를 적용하는 것이다.
가능성이 높은 초기 적용 분야는 다음과 같다.
- 극도로 얇은 채널이 필요한 초미세 n형 트랜지스터
- 실리콘 회로 위에 기능층을 추가하는 단일 칩 삼차원 집적
- 배선 후단에 통합되는 저전력 논리 및 메모리 주변회로
- 웨이퍼 후면의 능동 소자와 전력 관리 기능
- 초저전력 센서 및 유연 전자소자
따라서 미래의 반도체는 ‘실리콘 또는 MoS₂’ 중 하나를 선택하는 구조보다 실리콘, MoS₂, WSe₂, 고유전율 산화물 및 금속 접촉 소재를 기능에 따라 조합하는 이종 집적 구조에 가까울 가능성이 크다.
8인치 MoS₂ 웨이퍼 구매 및 평가 항목
연구개발이나 소자 제작을 위해 웨이퍼급 MoS₂를 구매할 때는 단순히 직경과 층수만 확인해서는 안 된다.
| 구분 | 확인해야 할 사양 |
|---|---|
| 웨이퍼 크기 | 2인치, 4인치, 6인치 또는 8인치 |
| 성장 기판 | 사파이어, SiO₂/Si, 고유전율 절연막 또는 기타 기판 |
| 성장 방식 | 화학기상증착, 유기금속 화학기상증착 또는 전사 방식 |
| 층수 | 단층, 이중층 또는 다층 |
| 단층 피복률 | 전체 웨이퍼와 가장자리 제외 영역의 피복률 |
| 두께 균일도 | 중심·중간·가장자리 측정값과 전체 매핑 |
| 결정 특성 | 결정 방향, 도메인 크기 및 결정립계 밀도 |
| 결함 정보 | 황 공공, 점결함 및 구조 결함 |
| 표면 상태 | 평균 거칠기, 주름, 균열, 기포 및 잔류물 |
| 광학 데이터 | 라만 및 광발광 스펙트럼과 웨이퍼 매핑 |
| 화학 분석 | Mo 조성비, 탄소 잔류물 및 금속 오염 |
| 전기적 데이터 | 이동도, 시트저항, 문턱전압 및 소자 간 분포 |
| 전사 여부 | 성장 상태 공급 또는 목표 기판으로 전사 가능 여부 |
| 포장 방식 | 진공 또는 불활성 분위기 포장과 보관 조건 |
특히 ‘8인치 MoS₂ 웨이퍼’라는 명칭만으로는 실제 공급 형태를 판단하기 어렵다. MoS₂가 사파이어 위에 직접 성장한 것인지, SiO₂/Si 위에 성장한 것인지, 별도의 기판에서 성장한 후 전사된 것인지 반드시 구분해야 한다.
성장 기판과 전사 이력은 이후의 전극 형성, 게이트 절연막 증착, 식각 및 열처리 조건에 직접적인 영향을 준다.
자주 묻는 질문
1. 8인치 MoS₂ 웨이퍼는 현재 양산품인가?
8인치 규모의 박막과 회로 제작은 이미 연구 단계에서 보고됐지만, 일반적인 실리콘 웨이퍼처럼 표준화된 대량생산품이라고 보기는 어렵다. 공급 가능성, 균일도, 기판 종류 및 전기적 사양은 생산기관과 제조공정에 따라 크게 달라질 수 있다.
2. MoS₂ 성장용 기판으로 사파이어가 사용되는 이유는 무엇인가?
사파이어는 높은 열적·화학적 안정성을 가지며, 적절한 표면과 결정 방향을 이용하면 비교적 균일하게 정렬된 MoS₂ 성장을 유도할 수 있다. 다만 실리콘 CMOS 소자에 적용하려면 후속 전사 또는 별도의 이종 집적 공정이 필요할 수 있다.
3. 라만 분석만으로 단층 품질을 확인할 수 있는가?
라만 분석은 층수, 응력 및 도핑 상태를 빠르게 평가하는 데 유용하지만 모든 결함을 확인할 수는 없다. 광발광, 원자힘현미경, X선 광전자분광 및 전기적 소자 측정을 함께 사용하는 것이 좋다.
4. 접촉저항과 채널 이동도 중 어느 항목이 더 중요한가?
두 항목 모두 중요하지만 짧은 채널에서는 접촉저항이 전체 소자저항의 상당 부분을 차지할 수 있다. 높은 이동도만 제시된 소재보다 실제 접촉 구조와 전송선법 측정 결과가 제공되는 소재가 소자 성능을 예측하는 데 더 유용하다.
5. MoS₂를 기존 실리콘 생산라인에 바로 투입할 수 있는가?
일반적으로 바로 투입하기는 어렵다. 몰리브덴과 황의 교차오염, 열 예산, 전사 잔류물, 식각 손상 및 검사 장비 호환성을 먼저 검증해야 한다. 연구용 웨이퍼와 300mm 제조라인용 통합 공정은 요구 조건이 크게 다르다.
결론
8인치 웨이퍼급 MoS₂와 초박막 HfO₂ 게이트 절연막의 결합은 이차원 반도체가 소형 실험실 시편을 넘어 웨이퍼급 회로 기술로 발전하고 있음을 보여준다. 300mm 공정에서의 n형 및 p형 이차원 트랜지스터 통합 연구도 실험실과 반도체 제조라인 사이의 거리를 점차 줄이고 있다.
그러나 웨이퍼 크기만으로 상용화 수준을 평가해서는 안 된다. 단층 균일도, 결정립계, 접촉저항, 절연막 계면, 전기적 분포, 장기 신뢰성 및 기존 CMOS 공정과의 호환성을 함께 확인해야 한다.
MoS₂가 가까운 시기에 실리콘을 완전히 대체할 가능성은 낮지만, 실리콘 채널의 두께와 단채널 제어가 한계에 도달하는 특정 소자에서는 중요한 보완 소재가 될 수 있다. 앞으로의 핵심 경쟁은 가장 높은 개별 소자 성능보다 넓은 웨이퍼에서 동일한 품질과 수율을 반복적으로 구현할 수 있는 제조 기술에 달려 있다.